设计JK Flipflop.

介绍

JK触发器是以发明集成电路的电气工程师杰克·基尔比的名字命名的。JK触发器被称为通用可编程触发器,因为使用它的输入J, K预设和清除,可以模仿任何其他触发器的功能。

JK触发器是SR触发器的改进,没有非法状态。在这种情况下,J输入类似于SR触发器的SET输入,K输入类似于SR触发器的RESET输入。JK触发器符号如下图所示。

.JK框图

JK触发器逻辑逻辑图

JK触发器 - 翻转逻辑图如下图所示。如前所述,JK FLIP - FLOP是SR翻转的修改版本。逻辑图包括三个输入NAND门,替换SR翻转中的两个输入NAND门,输入从S和R替换为J和K.

The design of the JK flip – flop is such that the three inputs to one NAND gate are J, clock signal along with a feedback signal from Q’ and the three inputs to the other NAND are K, clock signal along with a feedback signal from Q. This arrangement eliminates the indeterminate state in SR flip – flop.

jk.

真理表

4.

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操作

  • 案例1:当输入j和k都很低时,q返回其先前的状态值i.e.它保存先前的数据。

当我们对J K触发器施加一个时钟脉冲,而J输入是低的,那么不管其他的与非门,与非门-1输出变为高。同样地,如果K输入低,那么NAND门2的输出也是高的。因此输出保持在相同的状态,即在触发器的状态没有变化。

  • 情况2:当J为LOW, K为HIGH时,flip flop将处于Reset状态,即Q = 0, Q ' = 1。

When we apply a clock pulse to the J K flip flop and the inputs are J is low and K is high the output of the NAND gate connected to J input becomes 1. Then Q becomes 0. This will reset the flip flop again to its previous state. So the Flip flop will be in RESET state.

  • 案例3:当j为高并且k为低电平时,触发器将处于设置状态等状态i.e.q = 1,q'= 0

当我们对jk触发器施加一个时钟脉冲时,输入是J高K低,连接到K输入的与非门的输出变成1。然后Q '变成0。这将设置高时钟输入触发器。Flip将处于SET状态。

  • 情形4:当输入J和K都是HIGH时,触发器处于Toggle状态。这意味着输出将补充前面的状态。

真理表

JK触发器真值表如下图所示。

jkff

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JK Flip Flop的比赛条件

对于jk触发器的高输入,只有较低的与非门被互补的输出触发,即Q和Q '。因此,当高输入连接到触发器时,在任何时刻,一个门被启用,而其他门将被禁用。如果上门电路处于disabled状态,它将驱动触发器到SET状态,稍后当下门电路处于enabled状态时,它将驱动触发器到RESET状态,导致输出切换。这将导致jk触发器中的“竞转”条件。

避免赛车条件的步骤
  1. 我们可以通过将时钟同步时间设置为小于触发器的传播延迟来避免竞转条件。它可以通过边缘触发来实现。
  2. 通过使触发器在一个时钟周期内切换。这个概念在主从jk触发器中被引入。

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主奴隶JK触发器

主从j k触发器是一个“同步”设备,允许数据通过时钟信号的定时。主机 - 从触发器牌组成,由两个串联连接的两个时钟触发器组成,其隔离输出的输入,因此将术语“主奴隶”。除了在普通JK触发器中消除围绕问题的竞争外,主机JK触发器还可以模仿SR触发器,时钟触发器,D触发器和切换触发器的功能。当从触发器的Q和Q'输出送回主触发器,同时主触发器的输出连接为从触发器的输入之一。
当时钟输入很高时,主站处于活动状态,从站处于非活动状态。根据输入,设置或复位主触发器的输出,并且从触发器的输出不会改变,因此它仍处于以前的状态。随着从触发器在低时钟输入时变为有效的时,从触发器的输出变化。当时钟很高时,当从而在此时段期间,当从设备处于非活动时,主触发器的输出被置于保持状态。当时钟低时,从触发器触发器看到主触发器的输出并将其传递给输出。从触发器的输出是主从触发器的最终输出。最终输出在时钟脉冲末端可用。

建造

主从型JK触发器是两个SR触发器的级联组合,从从型的输出反馈到主从型的输入。主从触发器的电路如下图所示

新
正时钟脉冲应用于主触发器,它们在应用于从触发器之前被反转,即主触发器在正过渡期间是主动的,而从触发器在负过渡期间是主动的。在时钟的正边期间,来自输入J和K的数据被传递到主触发器,并一直保持到时钟的负边过渡。然后数据或信息被传递到从触发器,在这里输出被收集。

由两个JK触发器组成的主从JK触发器的符号表示如下所示。

主机轴翻转 - 翻转的象征性表示

主机JK触发器以及预设和清除输入的真实表如下所示。

真理表

当时钟输入低时,并且主触发器的两个输入I.E.J和K输入将对主从触发器的输出没有影响。

当时钟输入很高

  • 如果J为低,K为低:状态无变化。
  • 如果j为低&k为高:主从触发器触发器将处于复位状态。
  • 如果J是高,K是低:主从触发器将处于设置状态。
  • 如果J高,K高:切换状态。
时间图

罗琳女士时机

输入脉冲的宽度可以小于或大于触发器的传播延迟,但不影响输出状态。但在不违反设置时间和保持时间的情况下,时钟正边时的J和K输入值会影响主从触发器的输出状态。

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应用程序

JK触发器 - 拖鞋是数字电子产品中最广泛使用的触发器之一。欧宝娱乐可靠吗这是因为它们的通用可编程功能。
JK触发器的一些应用包括
•移位寄存器
•分频器
•切换应用程序
•并行数据传输
•串行数据传输
•二元柜台
•序列检测器

JK触发器的应用之一是切换。这是下面解释的。

JK触发器开关

当我们将时钟信号应用于JK触发器时,输入时钟信号的正转换使得能够切换目前的SATE输出。这种使能条件不会继续通过时钟信号的正周期。触发器的J和K输入不能导致时钟脉冲的转换。但正交过渡时的输入值将根据其值确定输出。这是JK触发器的应用之一。下面在波形的帮助下显示时钟正常转换的JK触发器的输出行为

时间图

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